approfondimenti
Settembre 2013
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Automazione e Strumentazione
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ELETTRONICA
UN’ARCHITETTURA DA 20 NM PER LA PROSSIMA GENERAZIONE DI ASIC E SOC
Francesco Ferrari
Xilinx ha annunciato i primi componenti basati sulla nuova
architettura chiamata UltraScale che costituisce un sensibile
salto in avanti in termini di performance, consumi e flessibilità.
Xilinx ha recentemente annunciato il primo
device completamente programmabile a 20 nm
con l’architettura UltraScale. Sostanzialmente
questa nuova architettura di Xilinx punta a
incrementare aspetti come le performance e la
scalabilità per poter rispondere adeguatamente
alle esigenze dettate dalle applicazioni di nuova
generazione.
Il target di questa nuova architettura, dal punto
di vista applicativo, è, per esempio, quello dei
sistemi OTN 400G con l’elaborazione intel-
ligente dei pacchetti e la gestione del traffico,
oppure sistemi LTE e radio WCDMA con smart
beamforming, o anche sistemi di sorveglianza e
riconoscimento oppure il computing ad alte pre-
stazioni nei data center.
Dal punto di vista tecnico, l’architettura Ultra-
Scale interviene su diversi aspetti per
incremen-
tare le performance
e
ridurre i consumi
. Per
ridurre i problemi di clock skew, cioè del ritardo
del segnale di clock che si produce a causa della
sua distribuzione all’interno del chip, l’architet-
tura UltraScale utilizza per esempio una tecnica
che Xilinx definisce ASIC-like clocking e che
permette la distribuzione del clock su più aree.
I vantaggi si traducono in un riduzione del clock
skew di circa il 50%.
Un altro elemento molto importante per le per-
formance è il routing dei segnali. L’architettura
Ultrascale interviene su questo elemento intro-
ducendo dei percorsi preferenziali che consen-
tono il transito dei dati tra elementi logicamente
vicini fra loro, anche se non necessariamente
vicini anche dal punto di vista fisico. L’ottimiz-
zazione delle interconnessioni è ottenuta anche
ricorrendo alla Vivado Design Suite, una serie di
tool specifici disponibile da Xilinx.
Nell’architettura UltraScale Xilinx ha prestato
particolare attenzione anche all’I/O e all’inter-
facciamento con la memoria. Per esempio i tran-
sceiver dell’architettura UltraScale sono in grado
di supportare una
larghezza di banda seriale
del sistema di oltre
5 Tbps
. Analogamente, per
l’interfacciamento con la memoria i core hard-IP
per controller SDRAM di tipo DDR3 e DDR4 e i
blocchi per il DDR physical layer (PHY) previsti
da questa architettura consentono di ridurre sen-
sibilmente la latenza.
Sul versante delle performance di calcolo, una
serie di soluzioni specifiche, insieme all’ottimiz-
zazione dei critical path, permettono di incre-
mentare l’elaborazione dei numeri in fixed point
e in floating point (IEEE 754).
Per quanto riguarda i
consumi
, infine, i dati
dichiarati da Xilinx indicano che si può ottenere
un risparmio energetico totale del sistema di
circa il
50% rispetto ai componenti della pre-
cedente generazione
.
Per la produzione, Xilinx ha lavorato con TMSC
per questo processo produttivo a 20 nm, come è
accaduto per il processo produttivo 28 HPL uti-
lizzato per i componenti della precedente gene-
razione.
L’architettura UltraScale può comunque scalare
facilmente da un processo a 20 nm a quelli futuri
a 16 nm. I primi dispositivi UltraScale estende-
ranno le famiglie di FPGA Virtex e Kintex e di
IC 3D attualmente basate sul processo produttivo
a 28 nm, e serviranno come base per i futuri SoC
completamente programmabili Zynq UltraScale.
Per quanto riguarda le tempistiche, i primi device
con architettura UltraScale saranno disponibili
nel quarto trimestre del 2013, mentre i primi
chip con la nuova generazione di processo pro-
duttivo a 16 nm dovrebbero essere disponibili
nel 2014, anche se i primi campioni sono previsti
per il 2013.
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La nuova architettura consentirà a Xilinx di migliorare
le prestazioni e ridurre consumi dei suoi dispositivi
programmabili
La nuova architettura di Xilinx
A FIL DI RETE
